發布日期：2020-12-24 10:26:00 | 關注：1301
31、如何選擇EDA工具？
目前的PCB高頻板設計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能1.3.4可以選擇PADS或Cadence性能價格比都不錯。PLD的設計的初學者可以采用PLD芯片廠家提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。
32、請推薦一種適合于高速信號處理和傳輸的EDA軟件。
常規的電路設計，INNOVEDA的PADS就非常不錯，且有配合用的仿真軟件，而這類設計往往占據了70%的應用場合。在做高速電路設計，模擬和數字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優秀的。（大唐電信技術專家王升）
33、在高頻電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高高頻電路板的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB高頻板設計中的技巧？
在設計高速高密度PCB高頻板時，串擾(crosstalkinterference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signalintegrity)有很大的影響。以下提供幾個注意的地方：控制走線特性阻抗的連續與匹配。
走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
選擇適當的端接方式。
避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因為這種串擾比同層相鄰走線的情形還大。
利用盲埋孔(blind/buriedvia)來增加走線面積。但是PCB高頻板的制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。
除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
34、2G以上高頻PCB設計，走線，排版，應重點注意哪些方面？
2G以上PCB高頻板屬于射頻電路設計，不在高速數字電路設計討論范圍內。而射頻電路的布局（layout)和布線（routing)應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設計一些無源器件是通過參數化定義，特殊形狀銅箔實現，因此要求EDA工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor公司的boardstation中有專門的RF設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。
35、2G以上PCB高頻板設計，微帶的設計應遵循哪些規則？
射頻微帶線設計，需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。
36、對于全數字信號的PCB高頻板，板上有一個80MHz的鐘源。除了采用絲網（接地）外，為了保證有足夠的驅動能力，還應該采用什么樣的電路進行保護？
確保時鐘的驅動能力，不應該通過保護實現，一般采用時鐘驅動芯片。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。采用時鐘驅動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統時序時，要算上時鐘在驅動芯片內時延。
37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響小？
時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。
38、27M，SDRAM時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？
如果是三次諧波大，二次諧波小，可能因為信號占空比為50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。
39、什么是走線的拓撲架構？
Topology，有的也叫routingorder，對于多端口連接的網絡的布線次序。
40、怎樣調整走線的拓撲架構來提高信號的完整性？
這種網絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。
